Commit | Line | Data |
---|---|---|
24a07a12 | 1 | /* |
96f1050d | 2 | * Copyright 2007-2008 Analog Devices Inc. |
24a07a12 | 3 | * |
96f1050d | 4 | * Licensed under the GPL-2 or later. |
24a07a12 | 5 | * |
96f1050d | 6 | * Set up the interrupt priorities |
24a07a12 RH |
7 | */ |
8 | ||
9 | #include <linux/module.h> | |
1f83b8f1 | 10 | #include <linux/irq.h> |
24a07a12 | 11 | #include <asm/blackfin.h> |
24a07a12 | 12 | |
9216bbc8 | 13 | void __init program_IAR(void) |
24a07a12 RH |
14 | { |
15 | /* Program the IAR0 Register with the configured priority */ | |
16 | bfin_write_SIC_IAR0(((CONFIG_IRQ_PLL_WAKEUP - 7) << IRQ_PLL_WAKEUP_POS) | | |
17 | ((CONFIG_IRQ_DMAC0_ERR - 7) << IRQ_DMAC0_ERR_POS) | | |
18 | ((CONFIG_IRQ_EPPI0_ERR - 7) << IRQ_EPPI0_ERR_POS) | | |
19 | ((CONFIG_IRQ_SPORT0_ERR - 7) << IRQ_SPORT0_ERR_POS) | | |
20 | ((CONFIG_IRQ_SPORT1_ERR - 7) << IRQ_SPORT1_ERR_POS) | | |
21 | ((CONFIG_IRQ_SPI0_ERR - 7) << IRQ_SPI0_ERR_POS) | | |
22 | ((CONFIG_IRQ_UART0_ERR - 7) << IRQ_UART0_ERR_POS) | | |
23 | ((CONFIG_IRQ_RTC - 7) << IRQ_RTC_POS)); | |
24 | ||
25 | bfin_write_SIC_IAR1(((CONFIG_IRQ_EPPI0 - 7) << IRQ_EPPI0_POS) | | |
26 | ((CONFIG_IRQ_SPORT0_RX - 7) << IRQ_SPORT0_RX_POS) | | |
27 | ((CONFIG_IRQ_SPORT0_TX - 7) << IRQ_SPORT0_TX_POS) | | |
28 | ((CONFIG_IRQ_SPORT1_RX - 7) << IRQ_SPORT1_RX_POS) | | |
29 | ((CONFIG_IRQ_SPORT1_TX - 7) << IRQ_SPORT1_TX_POS) | | |
30 | ((CONFIG_IRQ_SPI0 - 7) << IRQ_SPI0_POS) | | |
31 | ((CONFIG_IRQ_UART0_RX - 7) << IRQ_UART0_RX_POS) | | |
32 | ((CONFIG_IRQ_UART0_TX - 7) << IRQ_UART0_TX_POS)); | |
33 | ||
34 | bfin_write_SIC_IAR2(((CONFIG_IRQ_TIMER8 - 7) << IRQ_TIMER8_POS) | | |
35 | ((CONFIG_IRQ_TIMER9 - 7) << IRQ_TIMER9_POS) | | |
36 | ((CONFIG_IRQ_PINT0 - 7) << IRQ_PINT0_POS) | | |
37 | ((CONFIG_IRQ_PINT1 - 7) << IRQ_PINT1_POS) | | |
38 | ((CONFIG_IRQ_MDMAS0 - 7) << IRQ_MDMAS0_POS) | | |
39 | ((CONFIG_IRQ_MDMAS1 - 7) << IRQ_MDMAS1_POS) | | |
fb5f0049 | 40 | ((CONFIG_IRQ_WATCHDOG - 7) << IRQ_WATCH_POS)); |
24a07a12 RH |
41 | |
42 | bfin_write_SIC_IAR3(((CONFIG_IRQ_DMAC1_ERR - 7) << IRQ_DMAC1_ERR_POS) | | |
43 | ((CONFIG_IRQ_SPORT2_ERR - 7) << IRQ_SPORT2_ERR_POS) | | |
44 | ((CONFIG_IRQ_SPORT3_ERR - 7) << IRQ_SPORT3_ERR_POS) | | |
45 | ((CONFIG_IRQ_MXVR_DATA - 7) << IRQ_MXVR_DATA_POS) | | |
46 | ((CONFIG_IRQ_SPI1_ERR - 7) << IRQ_SPI1_ERR_POS) | | |
47 | ((CONFIG_IRQ_SPI2_ERR - 7) << IRQ_SPI2_ERR_POS) | | |
48 | ((CONFIG_IRQ_UART1_ERR - 7) << IRQ_UART1_ERR_POS) | | |
49 | ((CONFIG_IRQ_UART2_ERR - 7) << IRQ_UART2_ERR_POS)); | |
50 | ||
51 | bfin_write_SIC_IAR4(((CONFIG_IRQ_CAN0_ERR - 7) << IRQ_CAN0_ERR_POS) | | |
52 | ((CONFIG_IRQ_SPORT2_RX - 7) << IRQ_SPORT2_RX_POS) | | |
53 | ((CONFIG_IRQ_SPORT2_TX - 7) << IRQ_SPORT2_TX_POS) | | |
54 | ((CONFIG_IRQ_SPORT3_RX - 7) << IRQ_SPORT3_RX_POS) | | |
55 | ((CONFIG_IRQ_SPORT3_TX - 7) << IRQ_SPORT3_TX_POS) | | |
56 | ((CONFIG_IRQ_EPPI1 - 7) << IRQ_EPPI1_POS) | | |
57 | ((CONFIG_IRQ_EPPI2 - 7) << IRQ_EPPI2_POS) | | |
58 | ((CONFIG_IRQ_SPI1 - 7) << IRQ_SPI1_POS)); | |
59 | ||
60 | bfin_write_SIC_IAR5(((CONFIG_IRQ_SPI2 - 7) << IRQ_SPI2_POS) | | |
61 | ((CONFIG_IRQ_UART1_RX - 7) << IRQ_UART1_RX_POS) | | |
62 | ((CONFIG_IRQ_UART1_TX - 7) << IRQ_UART1_TX_POS) | | |
63 | ((CONFIG_IRQ_ATAPI_RX - 7) << IRQ_ATAPI_RX_POS) | | |
64 | ((CONFIG_IRQ_ATAPI_TX - 7) << IRQ_ATAPI_TX_POS) | | |
65 | ((CONFIG_IRQ_TWI0 - 7) << IRQ_TWI0_POS) | | |
66 | ((CONFIG_IRQ_TWI1 - 7) << IRQ_TWI1_POS) | | |
67 | ((CONFIG_IRQ_CAN0_RX - 7) << IRQ_CAN0_RX_POS)); | |
68 | ||
69 | bfin_write_SIC_IAR6(((CONFIG_IRQ_CAN0_TX - 7) << IRQ_CAN0_TX_POS) | | |
70 | ((CONFIG_IRQ_MDMAS2 - 7) << IRQ_MDMAS2_POS) | | |
71 | ((CONFIG_IRQ_MDMAS3 - 7) << IRQ_MDMAS3_POS) | | |
72 | ((CONFIG_IRQ_MXVR_ERR - 7) << IRQ_MXVR_ERR_POS) | | |
73 | ((CONFIG_IRQ_MXVR_MSG - 7) << IRQ_MXVR_MSG_POS) | | |
74 | ((CONFIG_IRQ_MXVR_PKT - 7) << IRQ_MXVR_PKT_POS) | | |
75 | ((CONFIG_IRQ_EPPI1_ERR - 7) << IRQ_EPPI1_ERR_POS) | | |
76 | ((CONFIG_IRQ_EPPI2_ERR - 7) << IRQ_EPPI2_ERR_POS)); | |
77 | ||
78 | bfin_write_SIC_IAR7(((CONFIG_IRQ_UART3_ERR - 7) << IRQ_UART3_ERR_POS) | | |
79 | ((CONFIG_IRQ_HOST_ERR - 7) << IRQ_HOST_ERR_POS) | | |
80 | ((CONFIG_IRQ_PIXC_ERR - 7) << IRQ_PIXC_ERR_POS) | | |
81 | ((CONFIG_IRQ_NFC_ERR - 7) << IRQ_NFC_ERR_POS) | | |
82 | ((CONFIG_IRQ_ATAPI_ERR - 7) << IRQ_ATAPI_ERR_POS) | | |
83 | ((CONFIG_IRQ_CAN1_ERR - 7) << IRQ_CAN1_ERR_POS) | | |
84 | ((CONFIG_IRQ_HS_DMA_ERR - 7) << IRQ_HS_DMA_ERR_POS)); | |
85 | ||
86 | bfin_write_SIC_IAR8(((CONFIG_IRQ_PIXC_IN0 - 7) << IRQ_PIXC_IN1_POS) | | |
87 | ((CONFIG_IRQ_PIXC_IN1 - 7) << IRQ_PIXC_IN1_POS) | | |
88 | ((CONFIG_IRQ_PIXC_OUT - 7) << IRQ_PIXC_OUT_POS) | | |
89 | ((CONFIG_IRQ_SDH - 7) << IRQ_SDH_POS) | | |
90 | ((CONFIG_IRQ_CNT - 7) << IRQ_CNT_POS) | | |
91 | ((CONFIG_IRQ_KEY - 7) << IRQ_KEY_POS) | | |
92 | ((CONFIG_IRQ_CAN1_RX - 7) << IRQ_CAN1_RX_POS) | | |
93 | ((CONFIG_IRQ_CAN1_TX - 7) << IRQ_CAN1_TX_POS)); | |
94 | ||
95 | bfin_write_SIC_IAR9(((CONFIG_IRQ_SDH_MASK0 - 7) << IRQ_SDH_MASK0_POS) | | |
96 | ((CONFIG_IRQ_SDH_MASK1 - 7) << IRQ_SDH_MASK1_POS) | | |
97 | ((CONFIG_IRQ_USB_INT0 - 7) << IRQ_USB_INT0_POS) | | |
98 | ((CONFIG_IRQ_USB_INT1 - 7) << IRQ_USB_INT1_POS) | | |
99 | ((CONFIG_IRQ_USB_INT2 - 7) << IRQ_USB_INT2_POS) | | |
100 | ((CONFIG_IRQ_USB_DMA - 7) << IRQ_USB_DMA_POS) | | |
101 | ((CONFIG_IRQ_OTPSEC - 7) << IRQ_OTPSEC_POS)); | |
102 | ||
103 | bfin_write_SIC_IAR10(((CONFIG_IRQ_TIMER0 - 7) << IRQ_TIMER0_POS) | | |
104 | ((CONFIG_IRQ_TIMER1 - 7) << IRQ_TIMER1_POS)); | |
105 | ||
106 | bfin_write_SIC_IAR11(((CONFIG_IRQ_TIMER2 - 7) << IRQ_TIMER2_POS) | | |
107 | ((CONFIG_IRQ_TIMER3 - 7) << IRQ_TIMER3_POS) | | |
108 | ((CONFIG_IRQ_TIMER4 - 7) << IRQ_TIMER4_POS) | | |
109 | ((CONFIG_IRQ_TIMER5 - 7) << IRQ_TIMER5_POS) | | |
110 | ((CONFIG_IRQ_TIMER6 - 7) << IRQ_TIMER6_POS) | | |
111 | ((CONFIG_IRQ_TIMER7 - 7) << IRQ_TIMER7_POS) | | |
112 | ((CONFIG_IRQ_PINT2 - 7) << IRQ_PINT2_POS) | | |
113 | ((CONFIG_IRQ_PINT3 - 7) << IRQ_PINT3_POS)); | |
114 | ||
115 | SSYNC(); | |
116 | } |