1 #no fpu options passed, we expect dotprod to imply simd+fp
2 #as: -march=armv8.2-a+dotprod
5 .*: +file format .*arm.*
7 Disassembly of section .text:
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276 .*: fc2ccdce vsdot.s8 q6, q14, q7
277 .*: fe2ccde7 vsdot.s8 q6, q14, d7\[1\]
278 .*: fc2ccdee vsdot.s8 q6, q14, q15
279 .*: fe2ccdef vsdot.s8 q6, q14, d15\[1\]
280 .*: fc64ad40 vsdot.s8 q13, q2, q0
281 .*: fe64ad60 vsdot.s8 q13, q2, d0\[1\]
282 .*: fc64ad4e vsdot.s8 q13, q2, q7
283 .*: fe64ad67 vsdot.s8 q13, q2, d7\[1\]
284 .*: fc64ad6e vsdot.s8 q13, q2, q15
285 .*: fe64ad6f vsdot.s8 q13, q2, d15\[1\]
286 .*: fc66ad40 vsdot.s8 q13, q3, q0
287 .*: fe66ad60 vsdot.s8 q13, q3, d0\[1\]
288 .*: fc66ad4e vsdot.s8 q13, q3, q7
289 .*: fe66ad67 vsdot.s8 q13, q3, d7\[1\]
290 .*: fc66ad6e vsdot.s8 q13, q3, q15
291 .*: fe66ad6f vsdot.s8 q13, q3, d15\[1\]
292 .*: fc6cadc0 vsdot.s8 q13, q14, q0
293 .*: fe6cade0 vsdot.s8 q13, q14, d0\[1\]
294 .*: fc6cadce vsdot.s8 q13, q14, q7
295 .*: fe6cade7 vsdot.s8 q13, q14, d7\[1\]
296 .*: fc6cadee vsdot.s8 q13, q14, q15
297 .*: fe6cadef vsdot.s8 q13, q14, d15\[1\]
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