Add a test case for skip with inlined functions
[deliverable/binutils-gdb.git] / sim / microblaze / microblaze.h
index 6838640c1c30d259fbefcc4504e998786942fc08..c22faafc02b40a422f47587d972430e3a643a184 100644 (file)
@@ -1,7 +1,7 @@
 #ifndef MICROBLAZE_H
 #define MICROBLAZE_H
 
-/* Copyright 2009, 2010, 2011 Free Software Foundation, Inc.
+/* Copyright 2009-2019 Free Software Foundation, Inc.
 
    This file is part of the Xilinx MicroBlaze simulator.
 
@@ -16,9 +16,7 @@
    GNU General Public License for more details.
 
    You should have received a copy of the GNU General Public License
-   along with this program; if not, write to the Free Software
-   Foundation, Inc., 51 Franklin Street - Fifth Floor, Boston,
-   MA 02110-1301, USA.  */
+   along with this program; if not, see <http://www.gnu.org/licenses/>.  */
 
 #include "../../opcodes/microblaze-opcm.h"
 
@@ -26,7 +24,7 @@
 #define GET_RA ((inst & RA_MASK) >> RA_LOW)
 #define GET_RB ((inst & RB_MASK) >> RB_LOW)
 
-#define CPU     microblaze_state.cpu[0].microblaze_cpu
+#define CPU     cpu->microblaze_cpu
 
 #define RD      CPU.regs[rd]
 #define RA      CPU.regs[ra]
 #define RETREG  CPU.regs[3]
 
 
-#define MEM(X) memory[X]
-
-#define MEM_RD_BYTE(X) rbat(X)
-#define MEM_RD_HALF(X) rhat(X)
-#define MEM_RD_WORD(X) rlat(X)
+#define MEM_RD_BYTE(X) sim_core_read_1 (cpu, 0, read_map, X)
+#define MEM_RD_HALF(X) sim_core_read_2 (cpu, 0, read_map, X)
+#define MEM_RD_WORD(X) sim_core_read_4 (cpu, 0, read_map, X)
 #define MEM_RD_UBYTE(X) (ubyte) MEM_RD_BYTE(X)
 #define MEM_RD_UHALF(X) (uhalf) MEM_RD_HALF(X)
 #define MEM_RD_UWORD(X) (uword) MEM_RD_WORD(X)
 
-#define MEM_WR_BYTE(X, D) wbat(X, D)
-#define MEM_WR_HALF(X, D) what(X, D)
-#define MEM_WR_WORD(X, D) wlat(X, D)
+#define MEM_WR_BYTE(X, D) sim_core_write_1 (cpu, 0, write_map, X, D)
+#define MEM_WR_HALF(X, D) sim_core_write_2 (cpu, 0, write_map, X, D)
+#define MEM_WR_WORD(X, D) sim_core_write_4 (cpu, 0, write_map, X, D)
 
 
 #define MICROBLAZE_SEXT8(X)    ((char) X)
This page took 0.025615 seconds and 4 git commands to generate.